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Pedro Nuno Santos

Deserialização em FPGA Xilinx Spartan 6

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Pedro Nuno Santos

Boas,

Tenho alguma experiência com FPGAs mas não o suficiente (fazer contadores simples, processos síncronos, etc), no entanto, agora tenho que desenvolver algo mais complexo: tenho um problema sobre de-serialização para fazer numa FPGA Spartan-6.

1. Como entrada tenho dois pares de dados LVDS de 8 bits a transmitir a 320MHz e um par LVDS com o relógio de de-serialização onde cada nível corresponde a um bit nos dados LVDS.

2. Como saída do bloco pretende ter uma palavra de 16 bits a 40MHz de-serializada dos dados LVDS.

3. O bloco de de-serialização deve poder ser ajustado em termos de fase (phase shift) e deslocamento do bit de inicialização (bit slip)

Será que alguém me pode ajudar? Já fiz uma pesquisa na web mas ainda não encontrei o que pretendo.

Obrigado,

Pedro Santos

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Pedro Nuno Santos

Boas,

Será que ninguém me pode ajudar neste tópico.

Digamos que o que descrevo pode ser a implementação de uma interface com uma memória DDR, mas no meu caso algo mais genérico.

Quem puder me ajudar agradeço que dê uma resposta....

Obrigado,

Pedro

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Pedro Nuno Santos

Bem,

Afinal parece que este assunto é mais complexo do que pensava... Mas mesmo assim gostava que alguem me desse uma dica, mesmo que incompleta...

Cumprimentos,

PSantos

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yaba

Boas,

Verilog ou VHDL ?

Normalmente o pessoal do fórum do Papilio costuma ajudar: http://forum.gadgetfactory.net

Ou então no do Mojo: http://embeddedmicro.com

Se quiseres ver alguma teoria primeiro: www.asic-world.com/verilog/index.html

Por acaso queria fazer uma cena do género, mas como ainda sou newbie com FPGA's não estou a chegar lá sozinho :(

Na teoria precisaria de um FIFO, shift register e uma FSM para controlar :| Se quiseres dar uma ajuda passa por aqui: stackoverflow.com/questions/20023092/verilog-8bits-to-x-and-x-to-8-again

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